岗位职责
- SoC级CRG架构设计根据AI芯片的性能、功耗及系统运行需求，制定整体时钟与复位方案；负责PLL选型及关键参数定义，制定各工作模式下的clock/reset结构，明确时钟源、频点、域间关系及切换策略。
- 时钟与复位逻辑设计完成时钟分发架构、分频、无毛刺切换、时钟门控及PLL控制逻辑设计；完成复位生成、复位拓扑、复位时序及跨时钟域复位同步设计，支持多时钟域、多电源域及低功耗场景。
- RTL设计文档与约束review负责CRG模块的RTL开发，交付架构说明、设计规格、接口及寄存器文档；review SDC约束符合设计意图，确保时钟定义、generated clock、时钟域关系等与设计一致。
- 时钟质量分析与优化协同模拟及后端团队分析时钟频率精度、抖动、占空比等关键指标，评估时钟切换、门控及启停过程的稳定性，推动时钟质量、功耗与可靠性优化。
- 设计检查与signoff协同配合验证、综合、DFT和后端团队完成CRG功能验证、设计检查及约束一致性检查，支持功能模式与测试模式下的时钟/复位配置，推动时序收敛及相关signoff问题闭环。
- 芯片bring-up与问题定位支持芯片bring-up、系统调试及量产问题分析，定位并解决PLL锁定、时钟频率异常、切换失败、复位异常等问题，推动设计改进与经验沉淀。
职位要求
- 计算机、微电子、集成电路、电子工程等相关专业硕士及以上学历，具备5年及以上CRG设计经验。
- 扎实掌握数字电路设计基础，深入理解时钟、复位、门控及同步/异步电路设计原理，熟悉CDC/RDC处理机制。
- 精通RTL设计，具备良好的编码规范、模块化设计能力及可综合、可验证、可维护的设计意识。
- 熟悉Clock Gating、Clock Mux、Clock Divider、PLL Control、Reset Generation和Reset Sequencing的设计与实现，能够处理多频点、动态频率切换及低功耗场景下的时钟与复位需求。
- 熟悉综合、STA、Lint、CDC、RDC、形式验证等设计与检查流程，熟练掌握SDC约束编写，能够分析并推动解决时钟、复位及相关时序问题。
- 具备大型SoC项目的CRG设计经验，熟悉多时钟域、多电源域架构，能够独立负责从架构设计到流片交付的关键工作；具备良好的跨团队沟通、问题分析与闭环能力。
