岗位职责
- 负责 SoC整体时钟与复位（CRG）架构设计，制定整体方案及PLL选型，制定时钟profile；
- 根据系统需求完成时钟树、时钟分频、时钟切换、时钟门控、复位拓扑等设计；
- 负责 CRG的RTL和文档交付、SDC约束编写；
- 负责时钟质量分析和优化；
- 配合 综合、DFT、后端团队完成SDC约束定义、时序收敛和 signoff；
- 支持芯片 bring-up 和时钟问题定。
职位要求
- 计算机和微电子、集成电路等相关专业硕士及以上学历，6年以上CRG设计经验；
- 精通数字电路设计基础，深入理解时钟、复位、门控、同步/异步电路设计原理；
- 精通 Verilog/SystemVerilog RTL 设计，具备良好的编码规范与模块化设计能力；
- 熟悉Clock gating/Clock mux / divider / PLL control/Reset generation / reset sequencing设计和实现；
- 熟悉综合、STA、Lint、CDC、RDC、形式验证等前端设计流程；
- 具备多时钟域、多电源域、大型 SoC 项目CRG设计经验。
