岗位职责
包括但不限于以下几个方面: * 在先进工艺节点上实现复杂的CPU模块； * 与架构师及设计人员密切合作进行PPA的优化； * 交付流程涵盖：Floor planning，physical-aware synthesis, equivalence checks, partitioning, IO assignment and IP integration, power grid, P&R, CTS, timing closure, power analysis等 * 设计和实现Timing ECO并完成tapeout 签核 （sign-offs) * 优化改进芯片物理设计流程和方法学；
职位要求
电子工程/微电子/VLSI等相关专业学士或硕士，3年以上RTL2GDS项目经验； *熟悉先进工艺节点、半导体器件、超大规模集成电路、定制化库及优化工作； *具有高性能CPU物理设计经验，熟悉处理器微架构、逻辑设计和计算单元（加法器/乘法器等）等方面经验者优先； *熟悉先进的时钟树、电源规划及电源完整性方面的开发技能； *在先进工艺节点上具有相对大型设计（>10m Flops）的项目经验，具备高性能低功耗方面的优化技能经验； *熟悉DVFS、DFT、DFY、DFM者优先； *熟悉RTL级和门级网表功耗分析、EMIR分析及修复者优先； 有使用以下工具的量产投片经验者优先: *Cadence Innovus and/or Synopsys ICC2 -> Cadence Innovus or Synopsys ICC2/Fusion Compiler *Synthesis: Synopsys DC/DCG and/or Genus/iSpatial *Formal Verification: Synopsys Formality and/or Cadence LEC *Extraction: StarRC *STA: Primetime-DMSA *PI: Apache Redhawk or Cadence Voltus *Physical Verification: Synopsys ICV, Mentor Calibre *Power: powerPro/Joules, PTPX *Scripting: TCL/Perl is required, Python is a plus
