岗位职责
- 参与SoC内存子系统方案制定，负责DDRC、PHY及相关IP的配置、集成与顶层RTL设计
- 面向DDR5 RDIMM/MRDIMM/SODIMM及SOCAMM类模组，协同完成内存子系统适配与集成验证
- 负责子系统时钟、复位及低功耗设计，完成CDC/RDC检查、SDC约束及预综合交付
- 协同验证、性能及中后端团队，完成问题定位、性能与PPA优化，保障设计质量和交付
- 参与芯片Bring-up及内存调试，协同固件、硬件及IP供应商推动问题闭环，保障系统稳定可靠
职位要求
- 电子、微电子、计算机等相关专业，本科及以上学历；3年以上DDR相关经验
- 具备扎实的RTL设计能力，熟悉Verilog/SystemVerilog，具有DDRC/PHY集成及子系统交付经验
- 熟悉DDR
- DFI及AXI协议，熟悉CHI协议者更佳
- 熟悉RDIMM/SODIMM集成要求；具备MRDIMM或SOCAMM/SOCAMM2相关经验者优先
- 熟悉时钟、复位、CDC/RDC及低功耗设计，具备SDC、综合和STA分析能力，熟悉相关EDA工具及Python/Tcl脚本开发
- 具备良好的跨团队协作和问题分析能力；具有芯片流片及DDR Bring-up经验者优先
