岗位职责
- 负责 LPDDR5/LPDDR6 内存接口的微架构设计、RTL 实现与交付；
- 与中后端团队协同完成综合、时序约束分析、后仿；
- 与验证团队协作制定验证计划，支持 FPGA 原型验证；
- 联合 SI/封装/PCB 团队完成通道仿真、约束输出与信号完整性评估；
- 支持流片 sign-off，bring-up，量产问题闭环；
- 维护设计规格、寄存器手册与 bring-up流程
职位要求
- 微电子/电子/通信相关专业本科及以上，3–5 年DDR或高速接口设计经验；
- 熟悉 JEDEC DDR4/DDR5 或 LPDDR4/LPDDR5/LPDDR6 协议；
- 熟练 Verilog/SystemVerilog，具备跨时钟域与 SDC 约束经验；
- 熟悉 VCS/Verdi 等仿真调试工具；
- 熟悉综合、STA、信号完整性等知识；
- 良好的英文文档阅读与跨团队协作能力
