岗位职责
- 根据芯片Cache Hierarchy和互联架构，负责相关coherence 协议和互联总线设计实现；
- 参与与架构、物理设计、性能建模、软件/固件团队紧密合作，完成模块定义、接口对齐及集成落地；
- 编写设计文档，包括微架构设计文档、接口规范、时序说明和测试支持文档；
- 参与芯片性能、功耗、面积（PPA）优化，提升互连子系统吞吐率、可扩展性和鲁棒性。支持后仿、形式验证、静态检查及 silicon bring-up 阶段的问题分析与修复。
职位要求
- 精通ARM CHI协议，精通Cache Coherence 协议，掌握现有业界流行的MESI/MEOSI Cache Coherence协议；
- 具备良好的问题分析能力，能够独立定位复杂协议、时序或集成问题，具备良好的沟通协作能力，能够跨团队推进架构设计和项目落地；
- 熟悉同步时序设计、跨时钟域（CDC）、低功耗设计基本方法，拥有高频电路设计经验；
- 理解 SoC 互连基本原理，包括拓扑结构、仲裁机制、流控机制、乱序处理和事务跟踪。 加分项：
- 做过大型CPU的Coherenct NoC设计，包括跨片，跨die。
