岗位职责
- 参与或主导处理器顶层集成架构设计，完成子系统（CPU Core、Cache、NoC互联、外设接口等）的集成方案制定、RTL集成与调优；
- 负责处理器SoC级集成验证环境搭建，包括子系统间接口联调、时钟/复位/电源管理集成、中断控制器集成等；
- 主导处理器顶层时序约束（SDC）制定与时序收敛，协同后端团队确保芯片PPA目标达成；
- 与处理器架构、各子系统设计（AI计算、存储、Vector/Matrix）、验证、软件团队协同，确保集成方案与各子系统架构的高效配合，支撑端侧AI芯片的整体性能目标；
- 跟踪业界处理器SoC集成架构前沿技术（如UCIe/CXL片间互联、Chiplet集成、异构计算集成），输出技术洞察，牵引集成架构演进方向；
- 参与芯片流片和回片验证，负责处理器集成层面的Bring-up调试和问题定位，确保芯片集成方案的工程落地；
职位要求
- 本科及以上学历，计算机/电子工程/微电子等相关专业；
- 精通计算机体系结构核心理论，深入理解处理器SoC集成架构（总线/互联、中断、时钟树、电源域）；
- 熟悉ARM/RISC-V处理器SoC集成流程，熟练使用Verilog/SystemVerilog，掌握主流EDA工具链（VCS/Genus/Innovus等）；
- 掌握Gem5/VCS等仿真工具链，在SoC集成/子系统接口联调/时序收敛/低功耗集成至少一个方向有深度研究；
- 有RTL集成设计或芯片流片经验者优先；
- 具备异构计算SoC集成经验（如CPU+NPU+DSP）、多Die/Chiplet集成设计经验或跨领域（芯片集成+AI框架/编译器）协作经验者优先。
