岗位职责
- 参与或主导处理器存储子系统微架构设计，包括Cache层次结构（L1/L2/L3）、一致性协议（MOESI/MESI）、预取引擎、TLB/MMU等，进行性能、功耗论证，并完成RTL实现与调优；
- 负责Load/Store单元、Store Buffer、内存控制器接口等数据通路的微架构设计与优化；
- 与指令侧架构、编译器、软件团队协同，确保存储子系统架构方案与指令侧流水线的高效配合，支撑端侧AI芯片高带宽低延时的访存需求；
- 跟踪业界存储子系统前沿技术（如CXL/UCIe互联、AI芯片片上存储架构、近存计算），输出技术洞察，牵引存储架构演进方向；
- 参与芯片流片和回片验证，确保存储子系统架构方案的工程落地；
职位要求
- 本科及以上学历，计算机/电子工程/微电子等相关专业；
- 精通计算机体系结构核心理论，深入理解缓存层次结构、一致性协议、虚拟内存管理；
- 熟悉ARM/RISC-V存储子系统架构，熟练使用Verilog/SystemVerilog；
- 掌握Gem5/VCS等工具链，在缓存设计/一致性协议/预取优化/内存子系统至少一个方向有深度研究；
- 有RTL设计或芯片流片经验者优先。
