岗位职责
- 参与模拟IP和各类PHY系统设计工作，包括PCS，总线，流程状态机，测试逻辑，以及模拟控制逻辑的设计。
- 参与RFID，PLL, DDR,HBM, SERDES等PHY系统设计和debug。
- 参与设计模拟互联系统，内存系统，和chiplet系统的方案。
职位要求
- 本科/硕士及以上学历，电子工程、信息工程、计算机专业等相关专业，至少7年工作经验；
- 熟悉数模混合设计；
- 熟悉SystemVerilog, Verilog等语言；
- 有HBM/DDR, D2D，SERDES，PLL等模拟IP设计经验者优先；
- 具有良好的沟通和表达能力，能够自我驱动和良好的团队合作，乐观向上，乐于分享。
