岗位职责
- 全数字锁相环架构设计：主导全数字锁相环的架构规划，完成包括数字控制振荡器、时间数字转换器及数字环路滤波器的RTL实现，优化分数分频频率合成方案；
- 数字校准与补偿算法实现：设计并实现DCO粗/细调谐校准、TDC线性校正、温度/电压补偿等数字校准环路，以及锁检测、周期滑移检测和扩频时钟控制器；
- 混合信号验证与性能分析：搭建混合信号验证环境，通过时域仿真、相位噪声分析与抖动直方图验证，确保ADPLL性能满足系统指标；
- 数字滤波器与调制器控制逻辑开发：设计并优化高分辨率Sigma-Delta ADC的数字抽取滤波器，以及DAC失配校正、失调消除、增益/相位误差修调等数字校准引擎；
- RTL交付与物理实现：交付满足可综合性、可测试性及DFT要求的量产级RTL代码，主导逻辑综合、时序收敛与功耗优化，协同模拟团队定义数字/模拟接口及时钟方案。
职位要求
- 教育背景与专业知识：硕士及以上学历，微电子、电子工程或相关专业；
- 专业技能与资格：具备RTL开发能力，能使用Verilog/SystemVerilog完成数字模块的设计与验证，能使用Synopsys/Cadence流程完成逻辑综合与时序分析；
- 行业与专业经验：有3年以上数字混合信号电路设计经验，有ADPLL或相关数模混合芯片流片经验；
- 项目/任务成果：参与过至少一款包含数字校准环路或Sigma-Delta ADC的芯片从设计到量产的完整流程；
- 其他要求：具有跨团队协作能力，能清晰定义数字/模拟接口与时钟域划分，推动方案落地与问题闭环。
