岗位职责
- RTL集成与质量检查：主导SOC集成RTL Quality Check和低功耗检查（UPF/CPF），负责SoC顶层模块集成、时钟/复位/MTCMOS架构规划及芯片分区与层次设计；
- 综合与时序收敛：主导SOC顶层设计综合与DFT/DFX（scan insert/mbist insert）及APTG、SDC约束、静态时序分析、功耗PTPX分析，推动时序风险解决与收敛；
- 物理设计协同：与物理设计团队紧密合作，协助完成顶层布局、电源规划、时钟树（CTS）和封装要求，解决时序收敛与物理违例问题；
- 文档编写：参与编写详细的设计规格、集成指南和验证计划等文档，支撑设计流程的标准化与可追溯性；
- 流程优化与工艺协同：参与或主导设计流程、自动化脚本和设计方法学的改进，与相关团队协作评估工艺库，推动设计流程与工艺的协同优化。
职位要求
- 教育背景与专业知识：微电子、电子工程、计算机等相关专业，硕士及以上学历；
- 专业技能与资格：精通Verilog/SystemVerilog，掌握nLint/Spyglass/CCD等flow，熟悉逻辑综合、DFT/DFX、形式验证及静态时序分析，熟悉低功耗设计方法（如UPF/CPF）并了解物理设计基本概念（布局、布线、时钟树等），能使用Python/Perl/Tcl/Shell脚本语言实现设计自动化；
- 行业与专业经验：5年以上数字IC设计经验，参与或主导过复杂SoC设计；
- 项目/任务成果：主导过至少一款先进工艺节点（如7nm及以下）SOC的顶层集成与物理设计协同项目；
- 其他要求：具备良好的英文技术文献阅读能力，具有团队领导或跨职能项目协调能力。
