岗位职责
- 可靠性风险评估与测试设计： 主导NAND/DRAM/Logic产品的可靠性风险模型构建（FMEA/FMECA），系统识别关键失效场景与失效机理，量化评估各阶段风险等级，持续开发并优化缺陷筛查模式及测试算法，提升缺陷检出率与测试效率；
- 系统级兼容性验证与协同攻关： 分析并解决NAND/DRAM与CPU/GPU/SoC主控平台之间的兼容性问题，涵盖时序匹配、信号完整性、热干扰及协议交互，主导跨团队协同攻关，制定DDR5/LPDDR5等接口的兼容性测试策略，建立覆盖率驱动的测试方法，闭环覆盖从晶圆级到系统级的风险场景；
- 产品全生命周期可靠性管控： 主导异常批次MRB评审并制定处置方案，构建风险监控与预警体系，追踪晶圆制造缺陷密度、封装后早期失效率、加速测试失效增长率及客户退件率，开发数据驱动的风险预警算法，主导可靠性数据库建设及经验教训推广，将失效案例转化为设计规则与工艺控制点；
- 车规可靠性体系构建： 主导车规级别AEC-Q100认证全流程，制定从器件到系统的验证计划，建立零缺陷管控流程，目标DPPM≤10，深度解析汽车环境特有的温度循环、振动、湿度及电磁干扰场景，驱动设计与工艺持续改进；
- 方法与标准创新： 设计高加速应力测试方法及配套数据工具链，运用Python/JSL等语言开发大数据分析工具，实现对海量测试数据的自动挖掘与早期失效预警，主导优化企业级可靠性测试规范，确保JEDEC、JESD标准内化并组织失效机理培训与知识沉淀。
职位要求
- 教育背景与专业知识：硕士及以上学历，微电子、电子工程、计算机科学、材料科学或物理专业，具备深厚的半导体物理与器件可靠度基础；
- 专业技能与资格：具备Python/Pandas等语言编写数据处理脚本的能力，能独立开发自动化分析工具，具备失效分析流程知识，包括电性定位EMMI/OBIRCH与物性分析FIB/TEM方法，能熟练依据DDDR5/LPDDR5及NAND存储协议制定测试及验证策略；
- 行业与专业经验：具备5年以上NAND/DRAM等存储或逻辑产品的可靠性测试、失效分析或系统验证经验，并有独立主导产线级可靠性评估或缺陷模型开发经验，有车规可靠性AEE-Q200或零缺陷体系搭建经验者优先；
- 项目成果：主导过至少两个完整项目，包括可靠性风险模型建立或覆盖率驱动的系统级兼容性验证，且项目成果已在产品规模化验证阶段应用；
- 其他要求：具有良好的跨组织跨团队推动能力，在面对数据冲突与紧急场景时能确定风险等级并果断决策，具备将失效机理转化为设计规则的能力，并能够与严苛客户清晰沟通可靠性数据风险，具备优秀的英文技术文档与口头表达能力。
