岗位职责

关键模拟模块设计与优化：主导Memory存储器关键模拟与混合信号模块的电路设计、仿真与验证，包括阵列译码器、电荷泵架构、灵敏放大器、高压开关、电平转换器及I/O接口电路的设计与优化；
行为级模型建立：建立并维护关键模块的Verilog-A行为级模型，用于系统级快速仿真与性能验证；
大规模混合仿真验证：执行阵列级混合仿真，使用SPICE、Spectre等工具，结合Verilog/Verilog-AMS进行大规模电路验证，确保设计满足功能与性能指标；
跨领域协同优化：与器件物理团队紧密合作，基于实际器件特性优化电路性能与可靠性，与数字设计团队协同实现纠错码方案的电路实现；
版图支持与量产问题闭环：支持版图团队完成高压电路布局，确保符合DRC/LVS规则及高压隔离要求，分析并解决量产中出现的模拟电路相关失效问题，提升产品良率与可靠性。

职位要求

教育背景与专业知识：硕士及以上学历，微电子学与集成电路或半导体器件等相关专业；
专业技能与资格：熟练掌握SPICE类仿真工具及Verilog/Verilog-AMS，具备Verilog-A建模能力，能构建准确高效的模拟行为模型；
行业与专业经验：具有5年以上模拟与混合信号电路设计经验，具备Memory或其他非易失性存储器项目经验；
项目/任务成果：主导或深度参与过至少2款存储芯片关键模拟模块的完整设计流程，包括从设计、仿真到量产支持的全过程；
其他要求：具备扎实的模拟与数字电路设计基础，能独立解决Memory设计中的物理与电路技术难题，具有跨团队协作能力，能与器件、工艺、数字、验证及测试团队高效沟通。