岗位职责
- 前端设计实现：依据架构文档输出设计文档，完成RTL设计及SDC设计交付，配合模拟及定制化设计团队完成高速混合信号电路设计的协同集成与功能对齐；
- 签核与收敛：与中端团队配合完成逻辑综合，STA及时序收敛，协同验证团队完成覆盖率收敛及功能验证闭环，满足芯片Tapeout交付要求；
- 后端协同交付：配合后端APR团队完成设计实现及功耗性能面积时序优化，配合硅后验证团队完成硅后功能与电气特性验证；
- 良率提升支持：协同测试团队开展量产良率数据分析与测试方案优化，输出设计相关支持记录并推动量产良率指标达标。
职位要求
- 学历要求：硕士及以上；
- 专业要求：微电子、集成电路工程、电子科学与技术、电子信息、半导体设计、电路设计、电子工程等集成电路相关专业；
- 其他要求： • 具备数字前端设计能力，能使用Verilog及VCS，Design Compiler等完成RTL实现，综合和时序分析并达到设计收敛性要求； • 具备模拟及混合信号电路协同分析能力，能配合模拟团队完成数字模拟接口时序与信号完整性验证； • 通过CET-6成绩不低于425分，能阅读英文技术文档并顺畅查阅学术文献，完成相关技术资料翻译； • 具备跨团队协同与沟通能力，能适应高强度研发环境，并与设计、验证、后端及测试团队完成协同交付。
