部门介绍
字节芯片研发团队目前工作主要集中在芯片设计环节，主要围绕字节自身业务展开芯片探索，为字节多项业务的专用场景定制硬件优化，设计多款基于先进半导体工艺的云端复杂芯片，以期提升性能、降低成本。早期若干芯片项目已经进入到量产部署阶段，有多次一版成功的投片经历，所用工艺包含多个主流的先进工艺节点。与基础设施各团队之间工作的整体协同，能更容易和更好地发挥芯片研发的价值。
- 负责ASIC/CPU芯片的定制IP设计，具体包括数字定制IP、模拟定制IP、混合信号IP、版图设计等不同领域；
- 数字IP设计：参与SRAM、StdCell标准单元、存内计算MAC等定制IP的前沿电路设计，完成电路架构、晶体管级电路搭建与仿真验证；
- 模拟IP设计：负责模拟芯片的架构定义、电路设计、版图实现、验证、测试和导入等工作，包括ADC/DAC，DC/DC，LDO，Amplifier，Reference Generator，Sensor，DDR、D2D接口等电路；
- 混合信号IP设计：负责高速接口数字设计，包括架构/微架构设计，算法实现，建模，以及软硬件接口设计；
- 版图设计：负责定制电路和模拟电路的版图设计，包括SRAM、Stdcell、存内计算MAC、D2D接口电路以及各种模拟IP等。
岗位职责
招聘官网暂未提供完整岗位职责，请前往官网核实。
职位要求
- 2027届获得本科及以上学历，微电子、电子、自动化等相关专业；
- 熟练掌握Verilog/System Verilog及logic design知识，了解后端实现，模拟设计，高速接口设计加分；
- 模拟IP设计：有模拟/FIP/射频/混合信号等电路的开发和版图实现经验加分；
- 混合信号IP设计：熟练使用Cadence Virtuoso、HSPICE/XA、PrimeTime、Calibre等主流IC设计仿真工具；掌握Verilog/Shell/Python脚本者加分；
- 数字IP设计：熟练使用Virtuoso、HSPICE/XA开展晶体管级电路搭建、时序、噪声仿真；熟悉线网RC时序分析、功耗与可靠性优化，具备版图协同设计能力优先；
- 版图设计：掌握版图设计工具Virtuoso相关操作，可以使用Calibre对版图进行物理验证（DRC/LVS/ERC等），有脚本经验（Skill，TCL，shell...）、工艺基础和电路基础加分。
