部门介绍
聚焦存算一体芯片设计，主要围绕AI大模型应用场景进行高能效计算技术创新，设计多款基于存算一体架构的高能效AI芯片，突破传统冯・诺依曼架构下的 "内存墙" 瓶颈，提升能效比、降低算力成本。团队具备独立流片与量产落地能力，累计申请专利近300项，核心专利覆盖“底层器件-核心架构-工程落地”全流程。同时与字节各团队算力需求整体协同，更好的发挥存算一体芯片的技术价值，共同为AI业务提供高能效算力底座。
- 负责嵌入式存储阵列（Memory Array）的电学测试、器件一致性与稳定性表征工作；
- 通过开发高效阵列测试方案与数据分析流程，快速拆解阵列内部Mismatch及失效来源，协同工艺与设计团队定位制造工艺瓶颈，持续提升存储阵列良率。
岗位职责
招聘官网暂未提供完整岗位职责，请前往官网核实。
职位要求
- 三至五年存储array测试及分析相关经验；
- 制定阵列高通量测试方案：开发并优化针对嵌入式存储阵列的快速电学测试程序（Addressable Array/DMA测试结构、WAT测试等），高效采集大样本量存储单元（Bitcell）的电学参数；
- 评估阵列内器件一致性与Mismatch来源：分析全阵列尺度（如Center-to-Edge、Block-to-Block、Row/Column相关性）的电学分布特征，包括系统性偏差（Systematic Variation）与随机涨落（Random Variation/Pelgrom分析），定位Mismatch根因；
- 表征器件稳定性与可靠性窗口：开展存储单元读写擦除循环（Endurance）、数据保持力（Retention）、读写串扰（Disturb）、阈值漂移（Drift）及随机电报噪声（RTN）等稳定性测试，评估工艺波动对阵列长期工作裕度的影响；
- 关联电学数据与工艺问题定位：结合Bitmap（位元失效物理坐标映射）、Inline量测数据及物理失效分析（PFA/EFA），精准关联至CMP不均匀性、刻蚀负载效应、光刻套准或离子注入等具体工艺环节；
- 驱动测试结构迭代与良率提升：参与设计并优化可寻址阵列测试结构（Testkey/Scribe Line TEG），联合PIE、DFM及电路设计团队推进工艺窗口优化与修调（Trimming/ECC）策略迭代，实现阵列良率闭环提升。
