部门介绍
聚焦存算一体芯片设计，主要围绕AI大模型应用场景进行高能效计算技术创新，设计多款基于存算一体架构的高能效AI芯片，突破传统冯・诺依曼架构下的 "内存墙" 瓶颈，提升能效比、降低算力成本。团队具备独立流片与量产落地能力，累计申请专利近300项，核心专利覆盖“底层器件-核心架构-工程落地”全流程。同时与字节各团队算力需求整体协同，更好的发挥存算一体芯片的技术价值，共同为AI业务提供高能效算力底座。
- 负责ADC/DAC及模拟信号链路IP的架构定义、Spec制定、电路设计与验证，覆盖从系统建模到GDSII交付全流程；
- 负责高能效ADC、DAC及配套模拟前端模块（PGA/Buffer/Reference/Filter）的设计与调优；
- 负责信号链系统级建模与仿真（MATLAB/VerilogA），完成噪声/线性度/功耗等关键指标的系统级拆解与预算分配；
- 完成模拟模块的回片测试、问题分析、设计改版及参数调优，推动量产良率达标；
- 与数字设计、后端、版图及系统团队紧密协作，完成信号链IP在SoC中的集成与Bring-up。
岗位职责
招聘官网暂未提供完整岗位职责，请前往官网核实。
职位要求
- 微电子/电子工程相关专业硕士学位及以上，5年以上模拟/混合信号设计经验；
- 精通ADC/DAC及模拟信号链原理与架构选型，至少2款以上成功流片并量产经验；
- 扎实的模拟电路功底，熟练进行噪声、线性度、带宽、稳定性分析，具备系统级信号链建模能力；
- 熟练使用Cadence Virtuoso/Spectre/HSPICE等工具，具备良好版图意识，能指导关键模块匹配与屏蔽设计；
- 有独立回片调试经验，能完成EVB测试、数据分析与问题闭环。 加分项：
- 有高性能ADC、DAC、AFE、Buffer等模块设计及Debug经验；
- 有模拟信号链芯片设计经验；
- 掌握VerilogAMS/XA等数模混合仿真，能用Python/TCL开发自动化脚本。
