岗位职责
- 构造 EDA agentic 训练数据（cvdp 类实例）：任务定义（TASK/spec）、RTL、激励、Reward，产出可直接 rollout 的数据样例。
- 搭建功能与面积验证 pipeline：基于 EDA工具的仿真验证、 综合与面积/时序打分，形成自动化、可复现的评分流程。
- 参与 RTL coding-agent 的 SFT / RL 训练与 rollout 评测：分析轨迹、诊断失败模式、迭代数据与奖励机制设计。
- 构造 EDA 任务题库与评测器，研究防过拟合的设计，保证评测口径可信。
职位要求
- 硕士或博士在读，微电子、集成电路、EDA、计算机或相关专业。
- 熟悉数字电路与 Verilog / SystemVerilog，理解仿真、综合、时序、PPA等基本概念。
- 熟悉 yosys、iverilog、cocotb 等开源 EDA 工具链，或VCS、Verdi等商业EDA工具链中至少一项者优先。
- Python 基本功扎实，脚本经验丰富；有大模型 / agent 或强化学习相关经验者优先。
- 良好的工程习惯，能独立搭建并调试自动化验证与打分流程。 加分项：
- DAC / ICCAD / DATE / MLCAD 等方向论文、专利。
- 有 RTL 设计、流片或 EDA 工具开发经验。
- 开源 EDA / 硬件项目贡献，或构造过可自动判分的硬件任务数据集。
