岗位职责
负责高速NPO，CPO，OIO等高速模拟电芯片（driver和TIA）设计，覆盖 100G/lane、200G/lane 及 400G/lane 速率等级，适配不同光子芯片（硅光芯片等）和PIN-PD、APD 等不同光电探测器。实现驱动光子芯片和完成高灵敏度、宽带、低噪声（PD）的光电转换，为后续系统提供高质量电信号。
- 高速driver和 TIA 前端的架构定义与晶体管级设计（RGC、共栅、分布式 TIA 等拓扑）
- 低噪声宽带放大电路设计，优化输入等效噪声电流密度（目标 < 10 pA/√Hz）
- 集成可变增益放大器（VGA）和连续时间线性均衡器（CTLE），扩展动态范围
- 设计输出驱动级（Output Buffer），匹配 50Ω/100Ω 负载等，驱动后级 ADC 或 DSP
- 完成driver与光子芯片，光电探测器（PD）与 TIA 的协同设计：寄生电容建模、带宽优化、稳定性分析
- EM 仿真与封装寄生参数提取，确保芯片在 wire-bond / flip-chip 封装下的性能一致性
- 主导 lab characterization：driver和TIA 增益/带宽/噪声/灵敏度的全面测试，与仿真结果对标
- 配合系统团队完成高速driver和TIA接收端链路 BER 测试（含 FEC 后误码率验证）
职位要求
- 经验：5 年以上高速模拟 IC 设计经验，至少 2 年以上 driver和TIA 或高速接收设计经验
- 工艺：熟练掌握 SiGe BiCMOS 工艺（fT > 300 GHz），了解 InP HBT、先进 CMOS 工艺
- 工具：精通 Cadence Virtuoso、Spectre 仿真、Calibre 物理验证，熟悉 ADS、HFSS 等工具
- 核心能力：深入理解drive和低噪声放大器设计、宽带匹配技术、稳定性补偿（Miller、Cascode、TIA 环路稳定性）
- 协议标准：熟悉 IEEE 802.3 以太网标准、OIF CEI 接收端规范、SerDes 接收端架构
- 良好的英文读写能力（阅读 datasheet、撰写设计文档、参与国际会议）
- 跨团队协作能力：与光学、封装、数字、系统、测试团队高效配合 加分项：
- 具备高速driver和TIA 联合设计经验（高压偏置、温度补偿、AGC 环路设计）
- 具备分布式 TIA（Distributed TIA）设计经验，用于超宽带（>80 GHz）应用
- 熟悉相干接收前端设计（Coherent TIA / Balanced Detector TIA）
- 具备 driver和TIA + ADC 接口优化经验（SNR 联合优化、ADC driver 设计）
- 有 CPO/NPO/OIO 场景下的driver和TIA及光子芯片混合集成封装设计经验
- 具备 Verilog-A 建模能力，支持系统级接收端链路仿真
